16位的RISC_CPU, 应该对大家有帮助
/dl/352505.html
标签: RISC_CPU
上传时间: 2014-01-11
上传用户:Yukiseop
夏宇闻8位RISC_CPU的完整代码+TESTBENCH(已调试) modelsim工程文件,包括书中所测试的三个程序和相关数据,绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的,只有一个mcu的代码,但很多和书中的是不一样的,自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方,如clk_gen.v中clk2,clk ...
/dl/410306.html
标签: TESTBENCH RISC_CPU modelsim 8位
上传时间: 2014-01-08
上传用户:ippler8
8位RISC_CPU,亲测可在modelsim成功仿真
/dl/512759.html
标签: RISC_CPU verilog 源代码
上传时间: 2016-08-15
上传用户:s蓝莓汁
采用 Verilog HDL 语言在Altera 公司的FPGA 芯片上实现了RISC_CPU 的关键部件状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用Verilog
/dl/10863.html
标签: Verilog FPGA HDL 语言
上传时间: 2013-07-06
上传用户:也一样请求
RISC_CPU
/dl/32232.html
标签: Verilog_RISC_CPU
上传时间: 2013-10-14
上传用户:JGR2013
/dl/39125.html
上传时间: 2013-11-07
上传用户:qzhcao
此代码能高速实算术逻辑单元的功能,适合risc_CPU的设计。若有不足,请多多包含。
/dl/386117.html
标签: 代码 算术 逻辑单元
上传时间: 2016-12-31
上传用户:lmeeworm
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