quartusii 三分频电路，大家帮参考一下，有什么问题
/dl/231755.html
标签： quartusii 三分频电路
上传时间： 2013-12-13
上传用户：kelimu
vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
/dl/232610.html
标签： vhdl 语言 分频器
上传时间： 2013-12-30
上传用户：hongmo
verilog分频器～时钟为50hmz，波特率采用9600bps～
/dl/234234.html
标签： verilog hmz 50 分频器
上传时间： 2013-12-27
上传用户：lwwhust
这是一个用VHDL语言写的分频程序,可用得着
/dl/234528.html
标签： VHDL 语言 分频 程序
上传时间： 2015-12-16
上传用户：jiahao131
VHDL实现50％占空比。并且是奇数分频。
/dl/239938.html
标签： VHDL 分频
上传时间： 2015-12-29
上传用户：watch100
任意数分频的各种设计方法，包括奇偶分频，小数分频等等。
/dl/240353.html
标签： 分频 设计方法
上传时间： 2014-12-02
上传用户：BIBI
多载波正交频分超宽带无线系统的Matlab仿真演示，用的SIMULINK
/dl/240992.html
标签： Matlab 多载波 仿真 正交频分
上传时间： 2013-12-22
上传用户：lacsx
奇数分频和倍频，只需修改参数就可以实现较难得基数分频和倍频
/dl/245042.html
标签： 分频 倍频
上传时间： 2014-01-07
上传用户：xc216
如何给时钟倍频或者分频，以及altera提供的IP核使用方法
/dl/246106.html
标签： 时钟 倍频 分频
上传时间： 2016-01-13
上传用户：jing911003
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
/dl/248673.html
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
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