verilog编写基于fpga的鉴相器模块
/dl/18078.html
标签： verilog fpga 编写 模块
上传时间： 2013-08-19
上传用户：18752787361
自己做的FPGA下的频率计模块化设计 附有完整的程序和仿真图纸
/dl/18116.html
标签： FPGA 频率计 模块化设计 仿真
上传时间： 2013-08-20
上传用户：wanqunsheng
分析了MATLAB/Simulink 中DSP Builder 模块库在FPGA 设计中优点，\\r\\n然后结合FSK 信号的产生原理，给出了如何利用DSP Builder 模块库建立FSK 信号发生器模\\r\\n型，以及对FSK 信号发生器模型进行算法级仿真和生成VHDL 语言的方法，并在modelsim\\r\\n中对FSK 信号发生器进行RTL 级仿真，最后介绍了在FPGA 芯片中实现FSK ...
/dl/18138.html
标签： Simulink Builder MATLAB FPGA
上传用户：herog3
proteus的一个小定时计时， \\r\\n\\r\\n时钟用的是6M，有源文件自己看
/dl/18191.html
标签： proteus 定时 计时
上传时间： 2013-08-21
上传用户：1234567890qqq
基于FPGA的键盘扫描模块的设计实现,感兴趣的请下载
/dl/18230.html
标签： FPGA 键盘扫描 模块
上传时间： 2013-08-22
上传用户：kbnswdifs
SDRAM控制模块；图象采集系统说明性稳当；DSP图象采集系统。SDRAM作为存储器。
/dl/18270.html
标签： SDRAM DSP 图象采集
上传时间： 2013-08-23
上传用户：plsee
自己设计的Smartcard功能模块，已经通过vcs仿真和FPGA验证，可以使用。
/dl/18348.html
标签： Smartcard 模块
上传时间： 2013-08-26
上传用户：小鹏
Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
/dl/18425.html
标签： Verilog DDS 正弦信号发生器 模块
上传时间： 2013-08-28
上传用户：asdfasdfd
fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用
/dl/18455.html
标签： fpga cpld 模块设计
上传时间： 2013-08-30
上传用户：mhp0114
CPLD、FPGA在EL显示模块及接口电路中的应用,cpld实现数字电路取代，fpga取代液晶显示专用控制芯片。
/dl/18544.html
标签： CPLD FPGA 显示模块 接口电路
上传时间： 2013-08-31
上传用户：181992417
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