电子发烧友网核心提示：医疗内窥镜的市场发展带来了各种挑战，例如，要求增强功能，更高的精度，更好的处理性能，以及更小的体积等。本文介绍Altera高级医疗内窥镜系统解决方案，它使用了1080p视频设计工作台、DSP 构建模块、参考设计，以及 Stratix® V、Cyclone® V 和 Arria® V FPGA 等。通过下文介绍， ...
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标签： FPGA 内窥镜
上传时间： 2013-12-19
上传用户：xc216
很多网友渴望自己设计电路原理图（SCH）、电路板（PCB），同时希望从原始SCH到PCB自动布线、再到成品PCB电路板的设计周期可以缩短到1天以内！是不是不可能呢？当然不是，因为现在的EDA软件已经达到了几乎无所不能的地步！由于电子很重实践，可以说，不曾亲自设计过PCB电路板的电子工程师，几乎是不可想象的。 ...
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标签： PROTEL 99 SE 图文教程
上传时间： 2015-01-01
上传用户：wcl168881111111
逻辑综合带来了数字设计行业的革命，有效地提高了生产率，减少了设计周期时间。在手动转换设计的年代，设计过程受到诸多限制，结更容易带来人为的错误。而一个小小的错误就导致整个模块需进行重新设计，设计转换工作占去了整个设计周期的大部分时间，验证工作进行困难，设计技术无法重用等等。而自动逻 ...
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标签： 逻辑设计
上传时间： 2013-10-25
上传用户：colinal
EDA （Electronic Design Automation）即“电子设计自动化”，是指以计算机为工作平台，以EDA软件为开发环境，以硬件描述语言为设计语言，以可编程器件PLD为实验载体(包括CPLD、FPGA、EPLD等)，以集成电路芯片为目标器件的电子产品自动化设计过程。“工欲善其事，必先利其器”，因此，EDA工具在电子系统设计中所占的份量越 ...
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标签： EDA 编辑 逻辑
上传时间： 2013-10-11
上传用户：1079836864
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VH ...
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标签： CPLD VHDL 语言 数字
上传时间： 2013-10-24
上传用户：古谷仁美
Protel 99采用全新的管理方式，即数据库的管理方式。Protel 99 是在桌面环境下第一个以独特的设计管理和团队合作技术为核心的全方位的印制板设计系统。所有Protel 99 设计文件都被存储在唯一的综合设计数据库中，并显示在唯一的综合设计编辑窗口。Protel 99 软件沿袭了 Protel 以前版本方便易学的特点，内部界面与 Protel 9 ...
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标签： PROTEL 使用手册
上传时间： 2013-10-17
上传用户：zhishenglu
CAM350 为PCB 设计和PCB 生产提供了相应的工具（CAM350 for PCB Designers 和CAM350 for CAM Engineers），很容易地把PCB设计和PCB生产融合起来。CAM350 v8.7的目标是在PCB设计和PCB制造之间架起一座桥梁随着如今电子产品的朝着小体积、高速度、低价格的趋势发展，导致了设计越来越复杂，这就要求精确地把设计数据转换到PCB ...
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标签： CAM 350 使用说明
上传时间： 2013-11-07
上传用户：chongchongsunnan
Cadence Allegro印制电路板设计610，作为Allegro系统互连设计平台的一个600系列产品，是一个完整的、高性能印制电路板设计套件。通过顶尖的技术，它为创建和编辑复杂、多层、高速、高密度的印制电路板设计提供了一个交互式、约束驱动的设计环境。它允许用户在设计过程的任意阶段定义、管理和验证关键的高速信号，并能抓住今 ...
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标签： Allegro 610 印制 电路板设计
上传时间： 2013-11-23
上传用户：hj_18
随着HDL Hardware Description Language 硬件描述语言语言综合工具及其它相关工具的推广使广大设计工程师从以往烦琐的画原理图连线等工作解脱开来能够将工作重心转移到功能实现上极大地提高了工作效率任何事务都是一分为二的有利就有弊我们发现现在越来越多的工程师不关心自己的电路实现形式以为我只要将功能描述正确其 ...
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标签： Xilinx FPGA 华为 高级技巧
上传时间： 2015-01-02
上传用户：refent
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
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标签： Xilinx FPGA 全局时钟资源
上传时间： 2013-11-20
上传用户：563686540
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