基于FPGA的全数字锁相环设计,内有设计过程和设计思想
/dl/17864.html
标签： FPGA 全数字 锁相环
上传时间： 2013-08-13
上传用户：fqscfqj
verilog编写基于fpga的鉴相器模块
/dl/18078.html
标签： verilog fpga 编写 模块
上传时间： 2013-08-19
上传用户：18752787361
基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
/dl/18093.html
标签： FPGA 数字锁相环
上传用户：Huge_Brother
针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的\r\n新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利\r\n用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/ 30 k ...
/dl/18237.html
标签： 高频感应 加热电源 模拟锁相环 频率
上传时间： 2013-08-22
上传用户：nairui21
关于数字锁相环的一点东西,可以下来看看\r\n
/dl/18354.html
标签： 数字锁相环
上传时间： 2013-08-26
上传用户：7891
Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
/dl/18425.html
标签： Verilog DDS 正弦信号发生器 模块
上传时间： 2013-08-28
上传用户：asdfasdfd
基于FPGA的单总线(ONE-WIRE)协议的实现源代码.
/dl/18460.html
标签： ONE-WIRE FPGA 单总线 协议
上传时间： 2013-08-30
上传用户：wyc199288
Allegro中网络表的导入以及回编到Capture中的一些注意事项
/dl/18702.html
标签： Allegro Capture 网络表 注意事项
上传时间： 2013-09-04
上传用户：hulee
解决ORCAD无法输出网表问题
/dl/18843.html
标签： ORCAD 无法输出 网表
上传时间： 2013-09-09
上传用户：sz_hjbf
proteus 的元件器件中英文对照翻译表
/dl/19106.html
标签： proteus 元件 中英文对照 器件
上传时间： 2013-09-22
上传用户：小火车啦啦啦
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