xilinx设计并完成一个10位的D/F转换器，输入的数字量分别由按键K1,K2来调节，其中K1完成加1功能，而K2则完成减1功能，并把转换的结构西哦女冠到BUZZ蜂鸣器上。
/dl/265644.html
标签： xilinx 转换器
上传时间： 2013-12-08
上传用户：yoleeson
智力抢答器： 1、竞赛开始时,主持人接通启动/停止开关(SA),指示灯HL1亮。 2、主持人按下开始抢答按钮(SB0)后,如果在10S内无人抢答,则指示灯HL2亮,表示抢答器自动撤销此次抢答.如果10S内有人抢答(按下按钮SB3,SB4,SB5),则最先按下抢答按钮的信号有效,相应抢答桌的抢答灯(HL1,HL2,HL3)亮。 3、当主持人确认抢答有效后,按下答 ...
/dl/288505.html
标签： 抢答 HL1 10S HL2
上传时间： 2014-11-27
上传用户：banyou
这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。
/dl/290095.html
标签： 全加器
上传时间： 2016-04-30
上传用户：上善若水
用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试
/dl/309955.html
标签： VHDL 编写 出租车计费器
上传时间： 2016-06-18
上传用户：asddsd
1. 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。 2. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。 3. 抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除 ...
/dl/310778.html
标签： 抢答器
上传时间： 2016-06-20
上传用户：ccclll
设计一个单片机控制的秒表系统。利用单片机的定时器/计数器定时和记数的原理，结合显示电路、LED数码管以及按键来设计计时器。将软、硬件有机地结合起来，使得系统能够正确地进行加、减（倒）计时，数码管能够正确地显示时间。 ...
/dl/315521.html
标签： 单片机控制 用单片机 定时器
上传时间： 2016-07-02
上传用户：15736969615
在本次试验中需要注意基址寄存器BX的移动方法，对以字为单位的数组，BX的移动方式 是每移动一次加2或者减2 另外函数调用的过程中需要小心PUSH和pop的调用是否安全，例如在name_sort中pop CX的 时候没有先Push CX，导致了name_sort函数不可以调用 此程序使用比较高效的方法只是对号码单的首地址进行排序，为此开辟了一个 ...
/dl/320661.html
标签： 寄存器 移动
上传时间： 2016-07-15
上传用户：gengxiaochao
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数 ...
/dl/321145.html
标签： CPU verilog FLAG 语言
上传时间： 2013-12-11
上传用户：源弋弋
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。 ...
/dl/349872.html
标签： FPGA CPLD VHDL 分频器
上传时间： 2013-12-15
上传用户：从此走出阴霾
利用动态扫描和定时器1在数码管上显示 出从765432开始以1/10秒的速度往下递减 直至765398并保持显示此数，与此同时利 用定时器0以500MS速度进行流水灯从上至 下移动，当数码管上数减到停止时，实验 板上流水灯也停止然后全部开始闪烁，3秒 后（用T0定时）流水灯全部关闭、数码管上 显示出"HELLO"。到此保持住。 设晶振频率 ...
/dl/350293.html
标签： 765432 765398 10 动态扫描
上传时间： 2013-12-06
上传用户：sz_hjbf
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