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FPGA的集成开发环境ISE中课仿真的Verilog代码集锦

源代码在线查看： has_task.v

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上传用户：	jiangleip531
关键词：	Verilog FPGA ISE 集成开发环境
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has_task.v has_task.v has_task.v.bak has_task.v.bak user_logic.v rcvr.v uart.v txmit.v

				module Has_Task;				   parameter MAXBITS=8;				   task Revers_Bits;				       input [MAXBITS-1:0]Din;				       output [MAXBITS-1:0]Dout;l				       integer k;				       begin				          for(k=0;k				          Dout[MAXBIST-1-k]=Din[k];				       end				   endtask				   endmodule


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