altera FPGA/CPLD高级篇(VHDL源代码)

				----- ! -------- W A R N I N G -------- ! -----
				----- ! -------- W A R N I N G -------- ! -----
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				WIDTH = 10;
				DEPTH = 256;
				ADDRESS_RADIX = DEC;
				DATA_RADIX = DEC;
				
				CONTENT
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