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Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码

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软件大小：	1844 K
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关键词：	Test_Verilog HDL Verilog Design
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state3.plg state3.plg state3.plg state3.plg state3.plg state3.plg cc1100demo.plg.svn-work state3.m

				@P:  Worst Slack : -0.484
				@P:  state2|clk - Estimated Frequency : 309.6 MHz
				@P:  state2|clk - Requested Frequency : 364.2 MHz
				@P:  state2|clk - Estimated Period : 3.230
				@P:  state2|clk - Requested Period : 2.745
				@P:  state2|clk - Slack : -0.484


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