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verilog HDL 基础实验源码

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				Version 5.0 Build 148 04/26/2005 SJ Full Version
				29
				1521
				OFF
				OFF
				OFF
				OFF
				OFF
				FV_OFF
				VRSM_ON
				VHSM_ON
				0
				# entity
				add
				# logic_option {
				AUTO_RAM_RECOGNITION
				ON
				}
				# case_sensitive
				# source_file
				add.v
				1126436662
				7
				# storage
				db|add.(0).cnf
				db|add.(0).cnf
				# internal_option {
				ADD_PASS_THROUGH_LOGIC_TO_INFERRED_RAMS
				ON
				AUTO_RESOURCE_SHARING
				OFF
				}
				# hierarchies {
				|
				}
				# end
				# complete


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