Altera FPGA CPLD设计高级篇电子书籍

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关键词: Altera FPGA CPLD 电子
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				/************************************************************************/
				/*         Fast Hadamard                                                */
				/************************************************************************/
				//Integer for loop;// Author : fb 
				// Last Modi Date   : 2000.6 .9
				// In; A/D compensate code
				//In data buffer operation
				// Clk; 1*chip clock
				// Reset; globl Reset;
				// Location; the code number 
				
				module fht_unit4(Clk,Reset,FhtStar,
				           In0,In1,In2,In3,In4,In5,In6,In7,In8,In9,In10,In11,In12,
				           In13,In14,In15,
				           Out0,Out1,Out2,Out3,Out4,Out5,Out6,Out7,Out8,Out9,Out10,Out11,Out12,
				           Out13,Out14,Out15
				           );
				
				input Clk;
				input Reset;
				input FhtStar;
				input [14:0] In0,In1,In2,In3,In4,In5,In6,In7,In8,In9;
				input [14:0] In10,In11,In12,In13,In14,In15;
				output [15:0] Out0,Out1,Out2,Out3,Out4,Out5,Out6,Out7,Out8,Out9;
				output [15:0] Out10,Out11,Out12,Out13,Out14,Out15;
				
				
				/* first Fht */
				reg [15:0] Out0,Out1,Out2,Out3,Out4,Out5;
				reg [15:0] Out6,Out7,Out8,Out9,Out10,Out11;
				reg [15:0] Out12,Out13,Out14,Out15;
				
				wire [14:0] In8Co =~In8+1;
				wire [14:0] In9Co =~In9+1;
				wire [14:0] In10Co=~In10+1;
				wire [14:0] In11Co=~In11+1;
				wire [14:0] In12Co=~In12+1;
				wire [14:0] In13Co=~In13+1;
				wire [14:0] In14Co=~In14+1;
				wire [14:0] In15Co=~In15+1;
				
				always @(posedge Clk or negedge Reset)
				begin
				  if(!Reset)
				  begin
				    Out0				    Out8				  end
				  else
				  begin
				    if(FhtStar)
				    begin
				    Out0				    Out1				    Out2				    Out3				    Out4				    Out5				    Out6				    Out7				    Out8				    Out9				    Out10				    Out11				    Out12				    Out13				    Out14				    Out15				    end
				  end
				end
				
				endmodule
							

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