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设计与验证verilog hdl

源代码在线查看： resource_share1.v

软件大小：	1828 K
上传用户：	NJ_WK
关键词：	verilog hdl
下载地址：	免注册下载普通下载


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resource_share1.v resource_share1.tlg user_logic.v rcvr.v uart.v txmit.v wb_slave_behavioral.v eth_receivecontrol.v

				module resource_share1 (data_in,square);
				input [7:0]   data_in;     //输入是补码
				output [15:0]  square;
				wire  [7:0]   data_bar;
				
				assign data_bar = ~data_in + 1;
				assign square=(data_in[7])? (data_bar*data_bar) : (data_in*data_in);
				endmodule


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