采用VHDL语言设计一个4通道的数据采集控制模块.
资源简介:采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下: 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道(ch1、ch2、ch3、ch4),每个通道配备100 Bytes的RAM,当存满...
上传时间: 2013-12-25
上传用户:zycidjl
资源简介:采用VHDL语言设计一个4通道的数据采集控制模块.
上传时间: 2022-04-25
上传用户:nicholas28
资源简介:采用VHDL语言设计了一个打铃系统。该系统已经调试,可适当参考。
上传时间: 2017-03-04
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资源简介:在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形仿真 下载芯片测试 完成了抄表器的功能
上传时间: 2013-12-26
上传用户:myworkpost
资源简介:本程序代码为DDS的程序代码。采用VHDL语言设计。可以直接仿真实现,
上传时间: 2014-01-17
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资源简介:4位数据比较器 通过VHDL语言设计出4位数据比较器,了解EDA对数字电路设计的效率和可靠性有极大地提高
上传时间: 2016-08-12
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资源简介:利用VHDL语言设计一个电子时钟,包含相应的设计子程序及仿真结果
上传时间: 2017-09-04
上传用户:wanqunsheng
资源简介:用VHDL语言设计基于FPGA器件的高采样率FIR滤波器,基于VHDL与CPLD器件的FIR数字滤波器的设计
上传时间: 2013-08-07
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资源简介:浮点型的乘法器,采用VHDL语言描述浮点型的乘法器,文中包含测试文件
上传时间: 2013-12-16
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资源简介:用VHDL语言设计基于FPGA器件的高采样率FIR滤波器,基于VHDL与CPLD器件的FIR数字滤波器的设计
上传时间: 2017-08-05
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