您现在的位置是:源码地带 > 资源下载

利用verilog hdl编写的浮点加法器运算单元

  • 上传时间: 2013-11-29
  • 上传用户:Fiona1207
  • 资源积分:2 下载积分
  • 标      签: verilog hdl 编写 浮点

资 源 简 介

利用verilog hdl编写的浮点加法器运算单元,单精度。

相 关 资 源