高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISERDES 设计的多路串并转换器可以实现800 Mbit/ s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。
关键词:串并转换;现场可编程逻辑阵列;Xilinx ; ISERDES
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上传时间： 2013-11-03
上传用户：王小奇
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上传时间： 2013-11-17
上传用户：hxy200501
资源简介：该文档为基于FPGA的多路高速串口设计与实现总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
上传时间： 2021-12-10
上传用户：20125101110
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上传时间： 2013-07-16
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上传时间： 2014-12-05
上传用户：jiangfire
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上传时间： 2013-11-21
上传用户：pei5
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上传用户：lipengxu
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上传时间： 2013-06-15
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上传时间： 2014-12-28
上传用户：molo
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上传时间： 2013-06-05
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