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Verilog作业 :自己写的源码输入

  • 上传时间: 2014-01-21
  • 上传用户:lujing200912345
  • 资源积分:2 下载积分
  • 标      签: Verilog 源码 输入

资 源 简 介

Verilog作业 :自己写的源码输入,补码输出的,由状态机控制的四位加法器,为保证时序,加法器模块为超前近位加法器,包含测试台,通过 Modelsim 、Synplify仿真。

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