// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit WISHBONE Master // Supported cycles: MASTER, READ/WRITE // MASTER, BLOCK READ/WRITE // MASTER, RMW // Data port, size: 8, 16, 32-bit // Data port, granularity 8-bit // Data port, Max. operand size 32-bit // Data transfer ordering: little endian // Data transfer sequencing: undefined
资源简介:// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : ...
上传时间: 2014-07-11
上传用户:zhanditian
资源简介:Filename: main.c * Description: A simple test program for the CRC implementations. * Notes: To test a different CRC standard, modify crc.h. * * * Copyright (c) 2000 by Michael Barr. This software is placed into * the public domain and may b...
上传时间: 2015-02-02
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资源简介:IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.
上传时间: 2013-12-23
上传用户:xiaoxiang
资源简介:·IEEE Std 1364-2001 Standard Verilog hardware description language
上传时间: 2013-06-20
上传用户:虫虫虫虫虫虫
资源简介:·【原书名】 The Verilog Hardware Description Language(Fourth Edition) 【原出版社】 Kluwer Academic Publishers 【作者】 Donald E.Thomas &
上传时间: 2013-04-24
上传用户:q123321
资源简介:本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后,可应用于实际的数字钟显示中...
上传时间: 2013-11-10
上传用户:hz07104032
资源简介:是一个dsp程序,FileName: ex10.asm * * Description: 滤波器实验 * * Copyright(C) SanZhi Electronic, Author Zpin
上传时间: 2015-06-04
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资源简介:为filename 所指定的文件名按mode 模式创建一个FILE结构数据区,并将该数据区的首地址赋值给FILE类型的指针变量fp.
上传时间: 2013-12-09
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资源简介:Arbiter.v verilog实现 三路请求,使用循环策略的仲裁器 含有看门狗电路
上传时间: 2013-12-10
上传用户:qlpqlq
资源简介:This Verilog HDL description implements a UART.
上传时间: 2013-12-17
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