正弦信号发生器程序,用VERILOG写出。
资源简介:正弦信号发生器程序,用VERILOG写出。
上传时间: 2013-12-10
上传用户:无聊来刷下
资源简介:基于DDS原理的正弦信号发生器。用VERILOG语言实现,功能强大。
上传时间: 2014-01-13
上传用户:凤临西北
资源简介:Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。
上传时间: 2013-08-28
上传用户:asdfasdfd
资源简介:用javaApplet写出一个写字符的小程序
上传时间: 2015-01-14
上传用户:hgy9473
资源简介:用verilog写的跑表程序
上传时间: 2014-01-18
上传用户:lx9076
资源简介:用verilog写的cpld的各种分频程序,希望大家指正,谢谢!
上传时间: 2015-06-23
上传用户:nanxia
资源简介:是用verilog写的,解复接程序,可以把复接的反过来,一般用在解码程序中!
上传时间: 2015-07-02
上传用户:xinyuzhiqiwuwu
资源简介:一个用verilog写的串行传输到并行传输的程序,在quaters下编的
上传时间: 2015-12-02
上传用户:lacsx
资源简介:Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。
上传时间: 2013-12-09
上传用户:epson850
资源简介:基于fpga和sopc的用VHDL语言编写的EDA正弦信号发生器
上传时间: 2014-12-02
上传用户:lxm