时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件

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  资源简介：时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件

  标签： alu_clk clkgen fetch clk1

  上传时间： 2014-01-16

  上传用户：gdgzhym

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  资源简介：FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性...

  标签： FPGA 200 MHz 内嵌

  上传时间： 2013-04-24

  上传用户：变形金刚

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  标签： 模块 VGA 信号发生器 使用说明

  上传时间： 2013-12-18

  上传用户：JasonC

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  资源简介：本程序为模拟可校时的时钟程序；clk--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时,（hh,hl,ml,mh,sh,sl）--时，分，秒显示信号。 校时的时候，秒清零。

  标签： faster set_en slower 信号

  上传时间： 2013-12-06

  上传用户：x4587

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  标签： CPM2A 01.00 0102 0104

  上传时间： 2017-04-01

  上传用户：685

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  标签： iccavr 8mhz 编写 c语言

  上传时间： 2014-01-03

  上传用户：nanfeicui

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  资源简介：时钟发生器，可以显示分，秒，小时，下到ＦＰＧＡ上验证过，功能基本正常

  标签： 时钟发生器

  上传时间： 2013-12-18

  上传用户：er1219

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  资源简介：基于FPGA的新的DDS+PLL时钟发生器

  标签： FPGA DDS PLL 时钟发生器

  上传时间： 2014-01-07

  上传用户：ma1301115706

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  资源简介：可编程时钟发生器及CYPRESS公司锁相环技术介绍，对硬件设计有参考价值！

  标签： CYPRESS 可编程时钟 发生器 锁相环技术

  上传时间： 2015-12-28

  上传用户：love_stanford

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  标签： CPLD VHDL 芯片 时钟源

  上传时间： 2014-01-02

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