高效结构的多输入浮点乘法器在FPGA上的实现
资源简介:高效结构的多输入浮点乘法器在FPGA上的实现
上传时间: 2013-11-28
上传用户:sammi
资源简介:乘法器在FPGA中的VHDL代码实现教程
上传时间: 2017-09-16
上传用户:fredguo
资源简介:ieee公布的标准8位浮点乘法器,可综合。采用标准算法。
上传时间: 2013-12-26
上传用户:dave520l
资源简介:32位浮点乘法器的设计,讲的挺好的,供参考啊
上传时间: 2013-11-28
上传用户:manking0408
资源简介:好用的浮点乘法器,可完成32位IEEE格式的浮点乘法,经过仿真通过
上传时间: 2014-01-03
上传用户:heart520beat
资源简介:这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
上传时间: 2013-11-29
上传用户:jjj0202
资源简介:新型的浮点乘法器 用csa来实现可以用在浮点乘法器的地方
上传时间: 2016-12-27
上传用户:wff
资源简介:verilog编写的32位浮点加法器
上传时间: 2015-03-09
上传用户:372825274
资源简介:32位高性能浮点乘法器芯片设计研究.pdf
上传时间: 2016-12-08
上传用户:hjshhyy
资源简介:使用硬件实现,效率较高的乘法器,通过FPGA验证的
上传时间: 2013-12-10
上传用户:龙飞艇