verilog shi 实现的加法器(8位)适用于初学asic
资源简介:verilog shi 实现的加法器(8位)适用于初学asic
上传时间: 2015-06-02
上传用户:一诺88
资源简介:最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使用select语句) LED七段译码 多路选择器(使用if-else语句) 双2-4译码器:74139 多路选择器...
上传时间: 2015-04-11
上传用户:tianyi223
资源简介:是一個用verilog寫成的加法器電路,可把七個元件加起來
上传时间: 2014-01-07
上传用户:zhangzhenyu
资源简介:在FPGA实现的加法器实现的Veilog代码,应用软件为赛林思公司的ISE9.1
上传时间: 2017-05-16
上传用户:youlongjian0
资源简介:用VHDL硬件描述语言实现的对FPGA(Cyclone II)的配置的VHDL源代码。
上传时间: 2015-04-02
上传用户:nanxia
资源简介:简单DES的C++代码(8位加密和解密)。
上传时间: 2015-08-17
上传用户:Yukiseop
资源简介:8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上传时间: 2014-01-11
上传用户:qq521
资源简介:设计一个字节(8 位)比较器。 要求:比较两个字节的大小,如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。
上传时间: 2015-11-07
上传用户:manking0408
资源简介:简单C编译器生成的目标代码是8086的汇编代码(16位),可以在一般的PC上被像MASM之类的汇编编译程序编译,生成可执行文件后,在DOS或Windows控制台下运行。 实现的语言定义如下: 语言类似于tiny语言,不支持过程调用,也就是只有一个main函数,无其他函数和...
上传时间: 2016-02-06
上传用户:bakdesec
资源简介:m683xx系列单片机(8位),上面的嵌入式系统ucos2移植,相信会让有需求的您爽到高潮
上传时间: 2013-12-29
上传用户:qw12