锁相环设计文档和一个可执行文件

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• 锁相环设计文档和一个可执行文件免费下载

  资源简介：锁相环设计文档和一个可执行文件

  标签： 锁相环 文档 可执行文件

  上传时间： 2013-12-05

  上传用户：waitingfy

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF

  标签： 数据 Q5 PLL 输入

  上传时间： 2014-06-09

  上传用户：daguda

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致,...

  标签： PLL 数字锁相环 接收 数字

  上传时间： 2013-12-31

  上传用户：hphh

• 基于FPGA的全数字锁相环设计,内有设计过程和设计思想免费下载

  资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想

  标签： FPGA 全数字 锁相环 过程

  上传时间： 2017-02-11

  上传用户：evil

• 在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.免费下载

  资源简介：在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.

  标签： VHDL 锁相环 源码 文档

  上传时间： 2013-12-07

  上传用户：hzy5825468

• 锁相环设计与MATLAB仿真免费下载

  资源简介：该文档为锁相环设计与MATLAB仿真简介资料，讲解的还不错，感兴趣的可以下载看看…………………………

  标签： matlab 仿真

  上传时间： 2021-10-21

  上传用户：zhanglei193

• 基于FPGA的全数字锁相环设计免费下载

  资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想

  标签： FPGA 全数字 锁相环

  上传时间： 2013-08-13

  上传用户：fqscfqj

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF

  标签： Q5 数据 PLL 输入

  上传时间： 2017-07-24

  上传用户：璇珠官人

• 基于LabVIEW FPGA的三相锁相环设计与实现免费下载

  资源简介：基于LabVIEWFPGA的三相锁相环设计与实现摘要：针对传统 ＦＰＧＡ 模式开发的锁相环在实时人机交互方面的不足，设 计 了 基 于 ＬａｂＶＩＥＷ ＦＰＧＡ 技术的三相锁相环；方 案 以 ｓｂＲＩＯ－９６３１模块为硬件平台，利用 ＬａｂＶＩＥＷ 编程控制 ＦＰ...

  标签： labview fpga

  上传时间： 2022-02-18

  上传用户：XuVshu

• FPGA RSIC CPU设计文档和源码是EDA中对CPU设计非常好用的程序免费下载

  资源简介：FPGA RSIC CPU设计文档和源码是EDA中对CPU设计非常好用的程序

  标签： CPU FPGA RSIC EDA

  上传时间： 2013-08-21

  上传用户：cppersonal