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采用Verilog HDL设计

  • 上传时间: 2015-04-11
  • 上传用户:red2years
  • 资源积分:2 下载积分
  • 标      签: Verilog HDL

资 源 简 介

采用Verilog HDL设计,在Altera EP1S10S780C6开发板上实现 选取6MHz为基准频率,演奏的是梁祝乐曲

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