LDPC码译码器FPGA实现研究

相 关 资 源

• LDPC码译码器FPGA实现研究免费下载

  资源简介：LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动，成为研究的热点。随着研究的不断深入和技术的发展，目前，LDPC码已经被多个通信系统定为信道编码方案，并被应用到第二代数字视频广播卫星(DVB—S2)通信系统中。由于LDPC码译码过程中所涉及的数据量庞...

  标签： LDPC FPGA 译码器 实现研究

  上传时间： 2013-04-24

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• LDPC码编码器FPGA实现研究免费下载

  资源简介：LDPC(低密度奇偶校验码)编码是提高通信质量和数据传输速率的关键技术。LDPC码应用于实际通信系统是本课题的研究重点。实际通信要求在LDPC码长尽量短、码率尽量高及硬件可实现的前提下，结合连续相位MSK调制，满足归一化信噪比SNR=2dB时，系统误码率低于10-4。...

  标签： LDPC FPGA 编码器 实现研究

  上传时间： 2013-08-02

  上传用户：林鱼2016

• 数字电视传输系统中LDPC码编码器的研究与FPGA实现.rar免费下载

  资源简介：自香农先生于1948年开创信息论以来，经过将近60年的发展，信道编码技术已经成为通信领域的一个重要分支，各种编码技术层出不穷。目前广泛研究的低密度奇偶校验(LDCP)码是由R.G.Gallager先生提出的一种具有逼近香农限性能的优秀纠错码，并已在数字电视、无线通...

  标签： LDPC FPGA 数字电视

  上传时间： 2013-07-07

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• 基于FPGA的LDPC码的实现.rar免费下载

  资源简介：低密度校验码(LDPC)是一种能逼近Shannon容量限的渐进好码，其长码性能甚至超过了Turbo码。低密度校验码以其迭代译码复杂度低，没有错误平层，码率和码长可灵活改变的优点成为Turbo码强有力的竞争对手。目前，LDPC码已广泛应用于深空通信、光纤通信、卫星数字...

  标签： FPGA LDPC

  上传时间： 2013-05-23

  上传用户：fujun35303

• 卷积码在CDMA2000中的应用及其译码器FPGA实现免费下载

  资源简介：数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码...

  标签： CDMA 2000 FPGA 卷积码

  上传时间： 2013-06-24

  上传用户：lingduhanya

• 介绍了一种串行LDPC码的编码器和译码器的实现形式 C++环境下编写。有些地方还需完善免费下载

  资源简介：介绍了一种串行LDPC码的编码器和译码器的实现形式 C++环境下编写。有些地方还需完善，请各位帮忙指正。

  标签： LDPC 串行 编码器 环境

  上传时间： 2013-12-24

  上传用户：wys0120

• RS编译码的FPGA实现免费下载

  资源简介：RS(Reed-Solomon)码是差错控制领域中一类重要的线性分组码，由于其出众的纠错能力，被广泛地应用于各种差错控制系统中，以满足对数据传输通道可靠性的要求。 本文主要研究RS码的编译码方法以及基于FPGA(Field Programmable Gate Array)的RS码的实现方法。对所...

  标签： FPGA RS编译码

  上传时间： 2013-04-24

  上传用户：qoovoop

• 基于FPGA的RS码译码器的设计免费下载

  资源简介：介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器...

  标签： FPGA RS码 译码器

  上传时间： 2013-10-17

  上传用户：cc1915

• 卷积Turbo码编译码器FPGA实现免费下载

  资源简介：卷积Turbo码因其优异的纠错性能越来越受人门的关注，而编码器和译码器是编码理论实际应用的重点和难点。论文根据IEEE802.16e标准，以低时延、高吞吐量、支持高时钟频率、参数可配置为目标，对卷积Turbo码编码器和译码器的FPG...

  标签： Turbo FPGA 卷积 编译码器

  上传时间： 2013-05-19

  上传用户：cuibaigao

• 基于FPGA的RS码译码器的设计免费下载

  资源简介：介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器...

  标签： FPGA RS码 译码器

  上传时间： 2013-12-13

  上传用户：yzhl1988