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verilog 经典例子的源码非常适用于初学verilog的朋友们

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				`timescale 1ns/1ns
				module test;
				reg A,B,C;
				initial
				  begin
				       	A = 0; 	B = 1; 	C = 0;
				  #50 	A = 1; 	B = 0;
				  #50 	A = 0; 	C = 1;
				  #50 	B = 1;
				  #50 	B = 0; 	C = 0;
				  #50 	$finish ;
				  end
				endmodule


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