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基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

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软件大小：	32801 K
上传用户：	jc6629402
关键词：	Quartus FPGA CPLD VHDL
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				library ieee;
				use ieee.std_logic_1164.all;
				use ieee.std_logic_unsigned.all;
				entity add is
				port(a,b,ci:in std_logic;
				     s,co:out std_logic);
				end;
				architecture one of add is
				signal temp:std_logic_vector(1 downto 0);
				begin
				temp				s				co				end;


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