用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器

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软件大小: 982 K
上传用户: downloader_006
关键词: verlog FPGA CPLD 8位
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				Flow Status : Successful - Wed Oct 12 10:17:30 2005
				Quartus II Version : 5.0 Build 148 04/26/2005 SJ Full Version
				Revision Name : div
				Top-level Entity Name : div
				Family : MAX7000S
				Device : EPM7128SLC84-15
				Timing Models : Final
				Met timing requirements : N/A
				Total macrocells : 19 / 128 ( 14 % )
				Total pins : 26 / 68 ( 38 % )
							

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